Minimising shared resource contention when scheduling real-time applications on multi-core architectures / Benjamin Rouxel ; sous la direction de Isabelle Puaut et de Steven Derrien

Date :

Type : Livre / Book

Type : Thèse / Thesis

Langue / Language : anglais / English

Temps réel (informatique)

Microprocesseurs multi-coeurs

Ordonnancement (informatique)

Puaut, Isabelle (1967-....) (Directeur de thèse / thesis advisor)

Derrien, Steven (Directeur de thèse / thesis advisor)

Université de Rennes 1 (Organisme de soutenance / degree-grantor)

École doctorale Mathématiques et sciences et technologies de l'information et de la communication (Rennes) (Ecole doctorale associée à la thèse / doctoral school)

Université Bretagne Loire (Autre partenaire associé à la thèse / thesis associated third party)

Institut de recherche en informatique et systèmes aléatoires (Rennes) (Laboratoire associé à la thèse / thesis associated laboratory)

Résumé / Abstract : Les architectures multi-cœurs utilisant des mémoire bloc-notes sont des architectures attrayantes pour l'exécution des applications embarquées temps-réel, car elles offrent une grande capacité de calcul. Cependant, les systèmes temps-réel nécessitent de satisfaire des contraintes temporelles, ce qui peut être compliqué sur ce type d'architectures à cause notamment des ressources matérielles physiquement partagées entre les cœurs. Plus précisément, les scénarios de pire cas de partage du bus de communication entre les cœurs et la mémoire externe sont trop pessimistes. Cette thèse propose des stratégies pour réduire ce pessimisme lors de l'ordonnancement d'applications sur des architectures multi-cœurs. Tout d'abord, la précision du pire cas des coûts de communication est accrue grâce aux informations disponibles sur l'application et l'état de l'ordonnancement en cours. Ensuite, les capacités de parallélisation du matériel sont exploitées afin de superposer les calculs et les communications. De plus, les possibilités de superposition sont accrues par le morcellement de ces communications.

Résumé / Abstract : Multi-core architectures using scratch pad memories are very attractive to execute embedded time-critical applications, because they offer a large computational power. However, ensuring that timing constraints are met on such platforms is challenging, because some hardware resources are shared between cores. When targeting the bus connecting cores and external memory, worst-case sharing scenarios are too pessimistic. This thesis propose strategies to reduce this pessimism. These strategies offer to both improve the accuracy of worst-case communication costs, and to exploit hardware parallel capacities by overlapping computations and communications. Moreover, fragmenting the latter allow to increase overlapping possibilities.