Date : 2007
Editeur / Publisher : [S.l.] : [s.n.] , 2007
Type : Livre / Book
Type : Thèse / ThesisLangue / Language : français / French
Traitement du signal -- Techniques numériques
Circuits intégrés à la demande
Réseaux logiques programmables par l'utilisateur
Circuits intégrés -- Conception assistée par ordinateur
Résumé / Abstract : L'implantation d'applications de traitement numérique du signal dans un système embarqué requiert l'usage de l'arithmétique virgule fixe et impose de minimiser le nombre de bits pour représenter les données. Cette action permet de réduire la surface et la consommation mais entraîne une perte de précision des calculs. Il est donc nécessaire de spécifier une contrainte de précision au niveau applicatif. Contrairement aux processeurs, ASIC et FPGA permettent une liberté totale sur les choix du nombre des unités arithmétiques et du nombre de bits pour les E/S de chacune. Ceci constitue un potentiel important pour l'optimisation d'architectures. Cependant l'optimisation est difficile car liée au problème du partage de ressources. Ce travail propose une méthodologie d'optimisation d'architecture virgule fixe à largeurs multiples, sous contrainte de précision et de temps d'exécution, basée sur un processus itératif faisant intervenir groupement de données, choix des nombres de bits et synthèse.
Résumé / Abstract : Efficient implementation of digital signal processing applications in embedded systems requires the use of fixed point arithmetic numbers and to minimize the data word-lengths (WLs). This task allows reducing the area and the energy consumption, but implies a decrease in the computation accuracy. Hence, a precision constraint has to be defined at the algorithm level. Unlike processors, ASIC and FPGA implementations allow the number of arithmetic resources and the input/output operation WL to be freely chosen, thus providing an important optimization potential. However, the optimization task is hard because strongly linked to the resource sharing problem. This work proposes an optimization methodology for multi-WL fixed point architecture synthesis under accuracy and latency constraints. It is based on an iterative refinement process on operation grouping, WL assignment and high-level synthesis.