Date : 2002
Type : Livre / Book
Type : Thèse / ThesisLangue / Language : français / French
VHDL (langage de description de matériel informatique)
Méthodes formelles (informatique)
Résumé / Abstract : Les travaux présentés dans le cadre de cette thèse mettent en avant les possibilités offertes par l'approche synchrone (et le langage SIGNAL en particulier) dans la modélisation de circuits numériques, l'élaboration de simulateurs et la synthèse de matériel. L'affinité, peu remarquée jusqu'ici, entre langages synchrones et les simulateurs cycle ("cycle-based simulators") est soulignée. Afin de profiter au mieux des du calcul symbolique réalisé par le compilateur SIGNAL, et d'une génération de code C efficace, nous passons par une modélisation de circuits au niveau portes, qui se défait partiellement de la synchronisation classique des opérandes sur une horloge maîtresse. La même ambition vaut également pour le schéma de traduction VHDL que nous proposons.Concernant la synthèse automatique, deux méthodes sont exposées. La première repose sur une traduction des processus SIGNAL de base en circuits élémentaires qui, une fois assemblés, restituent la sémantique du programme initial. Il s'agit donc d'un schéma de traduction. La seconde méthode est une exploration d'un schéma de transformation : le graphe hiérarchisé aux dépendances conditionnées ou GHDC est une format très intéressant dans le cadre de la synthèse de haut-niveau ou synthèse comportementale. Nous poursuivons ici des travaux précédents en montrant que ce format interne peut être utilisé tout au long de la chaîne de compilation : allocation des registres du chemin de données, génération du contrôleur, mais également lors d'estimations de paramètres lors de l'exploration de l'espace de décision du concepteur.